Calendrier des formations
Le calendrier ci-dessous présente les sessions de formation inter-entreprises programmées, y compris les sessions terminées conservées dans l’historique.
Les périodes sans session affichée ne correspondent pas nécessairement à des disponibilités : elles peuvent être consacrées à des formations intra-entreprise ou sur mesure, des missions d’expertise et d’accompagnement technique, ainsi qu’à la préparation et à l’adaptation des formations.
Vue mensuelle
Consultez les sessions programmées et l’historique des sessions terminées. Les dates proposées en vert restent disponibles à la demande.
Mai 2026
2 sessionsJuin 2026
1 sessionAoût 2026
1 sessionSeptembre 2026
3 sessionsOctobre 2026
5 sessionsSessions et demandes du mois
W_VIVADO_AI - Utiliser l’assistant IA agentique AMD Ross™ avec Vivado™ Design Suite
Lieu : EN LIGNE | 0 €
Délai standard dépassé : contactez-nous jusqu’à la veille du début.AIE_DSGN - Concevoir avec Versal™ AI Engine (AI, AIE-ML, AIE-MLv2)
Lieu : EN LIGNE | 3600 €
Prochaine session : 12 avril 2027Novembre 2026
4 sessionsSessions et demandes du mois
L_VV_UP - VHDL vers Verilog et Verilog vers VHDL
Lieu : EN LIGNE | 2200 €
Prochaine session : 7 janvier 2027E_ZAHS - L'essentiel de la conception embarquée pour les composants Xilinx Zynq™-7000, Zynq™ MPSoC et Versal™.
Lieu : EN LIGNE | 3600 €
Prochaine session : 15 mars 2027W_RYZENAI_CVML - Vision par ordinateur locale avec AMD Ryzen™ AI et CVML
Lieu : EN LIGNE | 0 €
Inscription standard possible jusqu’à J-7.F_VBASE - Conception de FPGA à l'aide de Vivado™
Lieu : EN LIGNE | 3600 €
Inscription standard possible jusqu’à J-7.Prochaine session : 18 mai 2027Décembre 2026
4 sessionsSessions et demandes du mois
F_VBASE - Conception de FPGA à l'aide de Vivado™
Lieu : EN LIGNE | 3600 €
Inscription standard possible jusqu’à J-7.Prochaine session : 18 mai 2027F_STAXDC - Analyse statique de timing (STA) Contraintes de Design Xilinx (XDC) et Utilisation Avancée de Vivado™
Lieu : EN LIGNE | 3600 €
Prochaine session : 8 février 2027L_VHDL - Synthèse logique et simulation VHDL pour Conception de FPGA AMD
Lieu : EN LIGNE | 4400 €
Prochaine session : 1 février 2027W_USGEN2 - Découverte de l'architecture Spartan™ et Kintex™ Gen 2 UltraScale+
Lieu : EN LIGNE | 0 €
Inscription standard possible jusqu’à J-7.Janvier 2027
1 session | 2 semaines ouvertesSessions et demandes du mois
L_VV_UP - VHDL vers Verilog et Verilog vers VHDL
Lieu : EN LIGNE | 2200 €
Inscription standard possible jusqu’à J-7.Semaine ouverte aux demandes
Choisissez un jour vert pour soumettre votre besoin.
Semaine ouverte aux demandes
Choisissez un jour vert pour soumettre votre besoin.
Février 2027
2 sessions | 2 semaines ouvertesSessions et demandes du mois
L_VHDL - Synthèse logique et simulation VHDL pour Conception de FPGA AMD
Lieu : EN LIGNE | 4400 €
Inscription standard possible jusqu’à J-7.F_STAXDC - Analyse statique de timing (STA) Contraintes de Design Xilinx (XDC) et Utilisation Avancée de Vivado™
Lieu : EN LIGNE | 3600 €
Inscription standard possible jusqu’à J-7.Semaine ouverte aux demandes
Choisissez un jour vert pour soumettre votre besoin.
Semaine ouverte aux demandes
Choisissez un jour vert pour soumettre votre besoin.
Mars 2027
2 sessions | 3 semaines ouvertesSessions et demandes du mois
VER_ARC - Concevoir avec Versal™ Gen1 & Gen2 : Architecture, Outils et Méthodologie
Lieu : EN LIGNE | 3600 €
Inscription standard possible jusqu’à J-7.E_ZAHS - L'essentiel de la conception embarquée pour les composants Xilinx Zynq™-7000, Zynq™ MPSoC et Versal™.
Lieu : EN LIGNE | 3600 €
Inscription standard possible jusqu’à J-7.Semaine ouverte aux demandes
Choisissez un jour vert pour soumettre votre besoin.
Semaine ouverte aux demandes
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Semaine ouverte aux demandes
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Avril 2027
1 session | 4 semaines ouvertesSessions et demandes du mois
AIE_DSGN - Concevoir avec Versal™ AI Engine (AI, AIE-ML, AIE-MLv2)
Lieu : EN LIGNE | 3600 €
Inscription standard possible jusqu’à J-7.Semaine ouverte aux demandes
Choisissez un jour vert pour soumettre votre besoin.
Semaine ouverte aux demandes
Choisissez un jour vert pour soumettre votre besoin.
Semaine ouverte aux demandes
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Semaine ouverte aux demandes
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Mai 2027
2 sessions | 3 semaines ouvertesSessions et demandes du mois
D_HLS - Synthèse Haut Niveau avec l'IDE Unifié Vitis
Lieu : EN LIGNE | 3000 €
Inscription standard possible jusqu’à J-7.F_VBASE - Conception de FPGA à l'aide de Vivado™
Lieu : EN LIGNE | 3600 €
Inscription standard possible jusqu’à J-7.Semaine ouverte aux demandes
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Semaine ouverte aux demandes
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Semaine ouverte aux demandes
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Juin 2027
0 session | 3 semaines ouvertesSessions et demandes du mois
Semaine ouverte aux demandes
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Semaine ouverte aux demandes
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Semaine ouverte aux demandes
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Juillet 2027
0 session | 3 semaines ouvertesSessions et demandes du mois
Semaine ouverte aux demandes
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Explorer par domaine
Retrouvez les formations par grand domaine, avec les prochaines sessions disponibles directement visibles.
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Versal™ Gen1 & Gen2 Architecture, Outils et méthodologie
E_ZAHS L'essentiel de la conception embarquée pour les composants Xilinx Zynq™-7000, Zynq™ MPSoC et Versal™.
Apprenez l'architecture du système, la conception matérielle et logicielle des composants Zynq™-7000, Zynq™ MPSoC et Versal™, et l'utilisation des outils à travers la théorie et des exercices sur le ZedBoard ou le ZCU104 de votre choix.
VER_ARC Concevoir avec Versal™ Gen1 & Gen2 : Architecture, Outils et Méthodologie
Comprendre l’architecture des dispositifs AMD Versal™ Gen1 et Gen2 et acquérir les méthodes nécessaires pour concevoir, intégrer, configurer, simuler et déboguer un système hétérogène exploitant leurs principales ressources matérielles et logicielles.
Versal™ Gen1 & Gen2 AI Engines
AIE_DSGN Concevoir avec Versal™ AI Engine (AI, AIE-ML, AIE-MLv2)
Acquérir les connaissances et les compétences nécessaires pour concevoir, programmer, analyser et optimiser des applications utilisant les AI Engines des architectures AMD Versal™, en exploitant les modèles de programmation par noyaux et graphes de flux de données ainsi que les bibliothèques DSP associées.
Connectivité Versal™ Gen1 & Gen2
VER_NOC Concevoir avec le Network On Chip de Versal™ AMD
Apprendre à utiliser le NoC pour déplacer efficacement vos données à travers les composants Versal™
VER_TRX Conception avec les Transceivers séries Versal™
Apprendre à utiliser les transceivers séries GTY et GTM de Versal™
VER_PCIE Conception avec le PCI Express® pour Versal™
Identifier et construire un système PCI Express® sur Versal™
Conception embarquée pour les SoCs AMD
E_ZAHS L'essentiel de la conception embarquée pour les composants Xilinx Zynq™-7000, Zynq™ MPSoC et Versal™.
Apprenez l'architecture du système, la conception matérielle et logicielle des composants Zynq™-7000, Zynq™ MPSoC et Versal™, et l'utilisation des outils à travers la théorie et des exercices sur le ZedBoard ou le ZCU104 de votre choix.
Conception avec le Zynq™ UltraScale+ RFSoC
C_RFSOC Conception avec le Zynq™ UltraScale+ RFSoC
Apprendre à utiliser les blocs RF Data Converter du RFSoC.
Traitement Numérique du Signal sur FPGA
D_ESS Techniques d’Implémentation de fonctions DSP pour FPGA AMD
Comprendre et utiliser efficacement les ressources des FPGAs AMD pour l’implémentation des algorithmes de traitement numérique du signal.
Architectures et Interfaces haut débit FPGA
F_SU Conception avec les familles AMD UltraScale+™ (Spartan™ inclus)
Comprendre l'architecture des FPGAs AMD UltraScale+™ afin d'utiliser efficacement les ressources
C_TRX Conception avec les Transceivers séries
Apprendre à utiliser des transceivers série dans votre UltraScale™, UltraScale+™ FPGA ou Zynq™ UltraScale + MPSoC.
C_PCIE Conception d'un système intégré PCI Express
Acquérir les connaissances et les compétences nécessaires pour concevoir, configurer, simuler, implémenter et déboguer une interface PCI Express® sur FPGA et SoC AMD, en maîtrisant le protocole PCIe, les solutions IP associées et leur intégration dans une architecture système.
Vivado™ & Vitis™ HLS
D_HLS Synthèse Haut Niveau avec l'IDE Unifié Vitis
Améliorer la productivité de composants à destination de la Logique Programmable (FPGA) à l'aide de l'outil Vitis™ HLS
F_VBASE Conception de FPGA à l'aide de Vivado™
Concevoir un design FPGA, qui comprend la création d'un projet Vivado™ Design Suite avec des fichiers sources, la simulation de la conception, l'exécution d'affectations de broches, l'application de contraintes de timing de base, la synthèse, la mise en œuvre et le débogage de la conception.
F_STAXDC Analyse statique de timing (STA) Contraintes de Design Xilinx (XDC) et Utilisation Avancée de Vivado™
Comprendre les contraintes de timing au format XDC, l'analyse statique de timing, les bonnes pratiques de conception d'un FPGA AMD, les techniques avancées de débogage et l'utilisation avancée de la suite Vivado™
F_DFX Conception avec Dynamic Function eXchange (DFX) à l'aide de la Vivado™
Comprendre comment générer et assembler des partitions reconfigurables afin de pouvoir (re)configurer partiellement et dynamiquement un composant AMD
VHDL
L_VHDL Synthèse logique et simulation VHDL pour Conception de FPGA AMD
Acquérir les connaissances et les compétences nécessaires pour concevoir, synthétiser, implémenter et simuler des architectures numériques en VHDL sur FPGA AMD, en maîtrisant les principales ressources matérielles des FPGA, les bonnes pratiques de codage RTL, la conception synchrone, les contraintes temporelles et les techniques de vérification par simulation.
VHDL vers Verilog et Verilog vers VHDL
L_VV_UP VHDL vers Verilog et Verilog vers VHDL
Acquérir les connaissances et les compétences nécessaires pour passer du VHDL au Verilog ou du Verilog au VHDL, en maîtrisant les équivalences entre les deux langages pour la conception RTL, la structuration hiérarchique des modules et la réalisation de testbenches.
Conception Logicielle avec l'outil Vitis
E_VITIS Conception Logicielle de systèmes embarqués avec l'outil Vitis™
Cette formation présente les outils et les techniques nécessaires à la conception et au développement de logiciels à l'aide de la plate-forme logicielle unifiée Vitis™.
Conception Logicielle avec PetaLinux™
E_PLNX Conception Logicielle de systèmes embarqués avec l'outil AMD Petalinux
Apprendre à utiliser l'outil PetaLinux afin de créer une distribution Linux embarquée
Vivado AI Assistant
W_VIVADO_AI Utiliser l’assistant IA agentique AMD Ross™ avec Vivado™ Design Suite
Découvrir et mettre en pratique l’assistant IA agentique AMD Ross™ et les workflows d’IA agentique pour assister et automatiser les principales étapes de conception FPGA et Adaptive SoC, de la création et l’analyse du design jusqu’à la fermeture temporelle, la simulation et le débogage matériel.
Ryzen AI
W_RYZENAI_CVML Vision par ordinateur locale avec AMD Ryzen™ AI et CVML
Découvrir comment développer des applications de vision par ordinateur et de perception exécutées localement avec AMD Ryzen™ AI et la bibliothèque CVML, en exploitant simplement les capacités d'accélération GPU et NPU disponibles sur la plateforme.
Versal™
W_VER2 Découverte de l'architecture Versal™ Gen 2
Découvrir l'architecture et les principales nouveautés des composants AMD Versal™ Gen 2 afin d'identifier leurs domaines d'application et leurs capacités.
W_US2VER Migration de design FPGAs UltraScale+ vers Versal SoC
Découvrir les principales étapes et les bonnes pratiques de migration d'un design AMD UltraScale+™ vers une architecture AMD Versal™ Adaptive SoC, afin d'identifier les évolutions architecturales, les impacts sur la conception et les adaptations nécessaires du flux de développement.
FPGA
W_USGEN2 Découverte de l'architecture Spartan™ et Kintex™ Gen 2 UltraScale+
Découvrir l'architecture et les principales caractéristiques des composants AMD Spartan™ et Kintex™ Gen 2 UltraScale+™, afin d'identifier leurs capacités, leurs ressources matérielles et leurs domaines d'application.
Migration
W_US2VER Migration de design FPGAs UltraScale+ vers Versal SoC
Découvrir les principales étapes et les bonnes pratiques de migration d'un design AMD UltraScale+™ vers une architecture AMD Versal™ Adaptive SoC, afin d'identifier les évolutions architecturales, les impacts sur la conception et les adaptations nécessaires du flux de développement.