MVD TRAINING

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Formation en ligne en direct

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• 28 janv. 2022
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• 11 mars 2022
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Ce cours vous permet de connaître l'architecture et la méthodologie de conception de Versal™ ACAP, il illustre aussi comment le NoC est utilisé pour déplacer efficacement les données au sein du dispositif.

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• 03 mai 2022
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Ce cours décrit l'architecture du moteur AI Versal™, comment programmer les moteurs AI (programmation à un seul noyau et programmation à plusieurs noyaux à l'aide de graphiques de flux de données), le flux de conception du système et les interfaces qui peuvent être utilisées pour les mouvements de données dans le moteur d'AI Versal™. Il démontre également comment utiliser les caractéristiques intrinsèques avancées du MAC, la bibliothèque du moteur IA pour un développement plus rapide et les fonctionnalités avancées dans la mise en œuvre de graphiques de flux de données statiques, comme l'utilisation de flux, de flux en cascade, de contraintes d'emplacement de la mémoire tampon, de paramétrage d'exécution et d'API pour mettre à jour et/ou lire les paramètres d'exécution.

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Cet atelier présente les outils et les techniques nécessaires à la conception et au développement de logiciels à l'aide de la plate-forme logicielle unifiée Vitis™. L'accent est mis sur ce cours : Révision des bases de l'utilisation de la plate-forme Vitis Migration des projets SDK existants vers la plateforme Vitis Développer des applications logicielles en utilisant la plate-forme Vitis

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Ce cours apprend à développer, déboguer et profiler des applications C/C++ et RTL nouvelles ou existantes dans l'environnement logiciel unifié Vitis™ ciblant à la fois les centres de données (DC) et les applications embarquées. Apprenez également à exécuter des conceptions sur la carte accélératrice Xilinx Alveo™ en utilisant Nimbix Cloud.

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• 29 juin 2022
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Améliorer la productivité à l'aide de l'outil Vitis™ HLS

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• 13 juin 2022
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Cette formation s'adresse à ceux qui débute une conception embarqué à base de Zynq™-7000 ou de Zynq UltraScale+™ MPSoC ou même de MicroBlaze™. L'Architecture Système, la Conception Matérielle et Logicielle, ainsi que l'utilisation des outils sont abordés à travers théorie et exercices sur carte ZedBoard ou ZCU104 au choix.

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• 04 avril 2022
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Formation sur l'architecture, la conception matérielle et logicielle des composants Zynq UltraScale+™ de Xilinx qui embarque un dual/quad ARM® Cortex™-A53MP et un dual ARM® Cortex™-R5MP.

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Formation sur la distribution linux embarqué de Xilinx™ (Petalinux)

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• 15 juin 2022
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Formation en ligne en direct

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• 25 févr. 2022
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Pour ceux qui ne sont pas initiés à la conception FPGA, ce cours contribue à la conception d'un design FPGA, qui comprend la création d'un projet Vivado Design Suite avec des fichiers sources, la simulation de la conception, l'exécution d'affectations de broches, l'application de contraintes de timing de base, la synthèse, la mise en œuvre et le débogage de la conception.

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• 07 mars 2022
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Formation sur les contraintes de timing au format XDC (SDC), l'analyse statique de timing, les bonnes pratiques de conception d'un FPGA Xilinx (UltraFast Design Methodology), les techniques avancées de débogage et l'utilisation avancée de la suite Vivado™

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• 19 avril 2022
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Comprendre comment générer et assembler des partitions reconfigurables afin de pouvoir (re)configurer partiellement et dynamiquement un FPGA Xilinx™

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• 27 juin 2022
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Comprendre l'architecture des FPGAs Xilinx™ Ultrascale et UltraScale+ afin d'utiliser efficacement les ressources

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Apprendre à utiliser efficacement l’architecture des FPGAs Xilinx™ Serie-7 (Spartan-7, Artix-7, Kintex-7, Virtex-7)

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Ce cours donne un aperçu des capacités de bloc dur pour la famille Zynq® UltraScale+™ RFSoC avec un accent particulier sur les blocs RF Data Converter et Soft-Decision FEC.

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Sur demande

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Comprendre et utiliser efficacement les ressources des FPGAs Xilinx™ pour l’implémentation des algorithmes de traitement numérique du signal.

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• 13 juin 2022
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Apprendre à utiliser des transceivers série dans votre UltraScale ™, UltraScale + ™ FPGA ou Zynq® UltraScale + MPSoC.

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Cette formation explique la mise en œuvre matérielle du core PCI-e de Xilinx™

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Formation sur l'architecture générale des FPGAs Xilinx, le langage VHDL pour la synthèse et la simulation d'un FPGA Xilinx et les méthodologies de base (asynchronisme, IP Catalog, contraintes basiques - timing, IOs -, analyse statique de timing)

Dates

• 30 mai 2022
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Cette formation s'adresse à ceux qui maîtrisent l'un des deux langages de synthèse RTL (VHDL ou Verilog) et qui souhaitent comprendre et/ou utiliser l'autre langage (VHDL ou Verilog) dans leurs développements.

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