Synthèse Haut Niveau avec l'IDE Unifié Vitis
Améliorer la productivité de composants à destination de la Logique Programmable (FPGA) à l'aide de l'outil Vitis™ HLS
Catalogue
Formations disponibles
Conception de FPGA à l'aide de Vivado™
Concevoir un design FPGA, qui comprend la création d'un projet Vivado™ Design Suite avec des fichiers sources, la simulation de la conception, l'exécution d'affectations de broches, l'application de contraintes de timing de base, la synthèse, la mise en œuvre et le débogage de la conception.
Analyse statique de timing (STA) Contraintes de Design Xilinx (XDC) et Utilisation Avancée de Vivado™
Comprendre les contraintes de timing au format XDC, l'analyse statique de timing, les bonnes pratiques de conception d'un FPGA AMD, les techniques avancées de débogage et l'utilisation avancée de la suite Vivado™
Conception avec Dynamic Function eXchange (DFX) à l'aide de la Vivado™
Comprendre comment générer et assembler des partitions reconfigurables afin de pouvoir (re)configurer partiellement et dynamiquement un composant AMD