Analyse statique de timing (STA) Contraintes de Design Xilinx (XDC) et Utilisation Avancée de Vivado

(ref.F_STAXDC)

4 jours - 28 heures

Objectifs

  • Après avoir terminé cette formation, vous aurez les compétences nécessaires pour:
    • 1 - Décrire la liste de contrôle de la méthodologie de conception UltraFast™
    • 2 - Optimiser le code HDL pour maximiser les ressources FPGA qui sont déduites et pour atteindre vos objectifs de performance
    • 3 - Maitriser le flux logiciel afin de connaitre les possibilités de l'outil Vivado
    • 4 - Appliquer des contraintes de conception exhaustives (XDC) y compris les exceptions de timing, et utiliser les rapports de timing appropriés afin de localiser les chemins critiques
    • 5 - Identifier les domaines clés pour optimiser votre conception, minimiser les problèmes de métastabilité et fiabiliser votre reset dans votre système
    • 6 - Appliquer les contraintes de timing sur les entrées/sorties pour atteindre les objectifs de performance
    • 7 - Utiliser des options de mise en œuvre avancées, telles que le flux de compilation incrémental, les techniques d'optimisation physique et le mode ré-entrant
    • 8 - Utiliser des techniques de planification pour améliorer les performances de conception
    • 9 - Déboguer un design lors de la phase de démarrage et utiliser les fonctions avancées de débogage

Prérequis

  • Connaissance intermédiaire en langage HDL et une première expérience avec la suite Vivado™ et les FPGAs.

Publics Concernés

  • Techniciens et Ingénieurs en électronique numérique
  • Toutes nos formations étant données à distance, sont accessibles aux personnes à mobilité réduite.
  • Notre partenaire AGEFIPH nous accompagne pour mettre en place les adaptations nécessaires liées à votre handicap.
              • agefiph

Notes

  • Date de version : 20/12/2021

Chapitres

Objectif 1

  • Introduction à l'architecture FPGA, aux circuits intégrés 3D, aux SoC {Lecture}
  • Méthodologie de conception ultra-rapide : Planification des cartes et des dispositifs {Lecture}
  • Méthodologie de conception ultra-rapide : Création du design {Lecture}

Objectif 2

  • Techniques de codage HDL {Lecture}
  • Pipelining {Lecture}
  • Inférence {Lecture}

Objectif 3

  • Flux de la suite logicielle Vivado Design {Lecture, Labs}
  • Script dans Vivado Design Suite {Lecture}
  • Synthèse et implémentation de Vivado {Lecture, Lab}
  • Méthodologie de conception ultra-rapide : Mise en œuvre {Lecture}
  • Introduction aux rapports Vivado {Lecture}
  • Analyse de la conception à l'aide de commandes Tcl {Lecture}

Objectif 4

  • Baselining {Lecture}
  • Rédacteur des contraintes de temps {Lecture}
  • Rapport de synthèse sur le timing {Lecture}
  • Ressources d'horloges {Lecture}
  • Introduction aux contraintes horloges {Lecture}
  • Horloges générées {Lecture, Lab}
  • Rapport sur les réseaux d'horloges {Lecture}
  • Contraintes du groupe d'horloge {Lecture}
  • Rapport sur l'interaction entre les horloges {Lecture}
  • Analyse des délais de setup et de hold {Lecture}
  • Contraintes d'entrées/sorties et horloges virtuelles {Lecture, Lab}
  • L'assistant sur les contraintes de temps {Lecture}
  • Introduction aux exceptions de timings {Lecture, Lab}

Objectif 5

  • Techniques de conception synchrone {Lecture}
  • Circuits de synchronisation {Lecture, Lab}
  • Réinitialisation {Lecture}
  • Duplication du registre {Lecture}
  • Rapport QoR {Lecture}
  • Méthodologie de conception ultra-rapide : Clôture de la conception {Lecture}

Objectif 6

  • Fiche technique du rapport {Lecture}
  • Scénarios de timing des entrées/sorties {Lecture}
  • Synchronisation des entrées/sorties avec le système {Lecture}
  • Synchronisation des entrées/sorties à la source {Lecture, Lab}
  • Ressources logiques E/S {Lecture}
  • Priorités des contraintes de timing {Lecture}

Objectif 7

  • Optimisation physique {Lecture, Lab}

Objectif 7

  • Flux de compilation incrémentiel {Lecture, Lab}
  • Vivado Design Suite ECO Flow {Lecture, Lab}
  • Congestion {Lecture}

Objectif 8

  • Introduction au Floorplanning {Lecture}
  • Analyse de la conception et planification {Lecture, Lab}

Objectif 9

  • JTAG to AXI Master Core {Lecture}
  • Débogage à distance à l'aide de l'analyseur logique Vivado {Lecture}
  • Déclenchement et débogage au démarrage de l'appareil {Lecture}
  • Déclenchement à l'aide de la machine à états de déclenchement de l'analyseur logique Vivado {Lecture, Lab}

Moyens Pedagogiques

  • Formation Inter-entreprise en ligne:
    • Présentation par Webex de Cisco
              • Webex de Cisco
    • Fourniture de matériel de cours en format PDF
    • Travaux pratiques sur PC à distance par RealVNC
              • REALVNC

Modalités de suivi et appréciation des résultats

  • Fiches de présence émargées
  • Questionnaire d’appréciation
  • Fiche d'évaluation portant sur :
    • Questionnaire technique
    • Résultat des Travaux pratiques
    • Validation des Objectifs
  • Remise d'une attestation avec évaluation des acquis

Encadrement

  • Formateur agréé XILINX : Ingénieur Electronique et Télécommunication ENSIL
    • Expert FPGA XILINX – Langage VHDL/Verilog – Design RTL
    • Expert SoC & MPSoC XILINX – Langage C/C++ – Design Systèmes
    • Expert DSP & RFSoC XILINX – HLS - Matlab - Design DSP RF
    • Expert ACAP XILINX – Engins AI – Architecte Système Hétérogènes

PC Recommandé

Partenaire

xilinx atp